WebElektronika

VHDL Simili használata

person access_time 2014.04.29.
Megismerhetjük most a VHDL Simili szimulátor használatát. Készítünk közösen egy projektet, illetve írunk egy egyszerű VHDL file-t, amelynek a működését szimulálni fogjuk.


Töltsük le innen az ingyenes VHDL szimulátort, a VHDL Simili-t. A telepítés után indítsuk el, és hozzunk létre egy új projektet (munkaterületet). Ezt a File / New Workspace menüpont kiválasztásával tudjuk megtenni.


1. ábra   Új projekt létrehozása
 

Most hozzunk létre (File / New menü) egy szövegszerkesztőt (2. ábra) és írjuk be a következő VHDL kódot. Törekedjünk arra, hogy az entitás neve egyezzen meg a VHDL file nevével (pelda1.vhd).

entity pelda1 is
    port(P, S : out integer);
end pelda1;

architecture sim of pelda1 is
signal    sA, sB    : integer;
begin

    P <= sA * sB;
    S <= sA + sB;

    process
    begin
        sA <= 15;
        for i in 0 to 100 loop
            sB <= i ** 2;
            wait for 10 ns;
        end loop;
    end process;
end sim;


2. ábra   A szimulálandó VHDL kód
 

A "process" blokkban található VHDL kód a szimulácisó vektor. A beírt VHDL kódot le kell fordítanunk a szimuláció előtt. Ezt a Compile menüpont segítségével tehetjük meg. Válasszuk ki az első menüpontot a fordítás végrehajtásához. Tekintettel arra, hogy a projektünkhöz ez a file-t (pelda1.vhd) még nem adtuk hozzá, ezért először a VHDL Simili rákérdez erre. Ezután megtörténik a fordítás. Láthatjuk a 2. ábra bal oldalán, hogy a projektünk része lett ez a VHDL file.

Válasszuk ki most a Simulate menüpontnál a Select Toplevel-t, majd kattintsunk a file-unk nevére. Erre azért van szükség, mert a projektünkben több VHDL file is lehet, tehát ki kell választanunk, melyiket szeretnénk szimulálni.

Ezután a Restart-ot (F5) válasszuk ki, és a következő felületet kapjuk (3. ábra).


3. ábra   A szimulációs felület
 

Láthatjuk a 3. ábrán, hogy a szimulátorprogram bal alsó részén megjelennek a VHDL file kimenetei, illetve a jelei. Ezeket vigyük át a képernyő közepén látható Signals oszlopba az egér segítségével (4. ábra).


4. ábra   Signals oszlopban látható signal-ok és kimenetek
 

Ezt követően vagy a Simulate menüben kattintsunk a Run-ra, vagy nyomjuk meg az F6-ot. Ekkor megkapjuk a VHDL file (pelda1.vhd) szimulációs eredményét (5. ábra).


5. ábra   A VHDL kódunk szimulációs eredménye